应用场景：工业振动监测系统
系统目标：实时采集多个加速度传感器信号（如 3 轴 MEMS），进行滤波、FFT 分析、阈值判断，实时报警，并将结果通过串口或以太网发送给主控系统。
一、系统设计需求
- 输入
- 多路模拟信号输入（加速度传感器，带 ADC）
- SPI 或 I2C 数字接口
- 核心功能
- 高速数据采集（>10kHz 多通道）
- 实时数字滤波、FFT（对 FPGA 运算资源有要求）
- 异常检测（如包络分析、阈值判断）
- 实时输出处理结果（UART / Ethernet）
- 其他需求
- 低延迟
- 高可靠性（工业场景）
- 可升级性（逻辑可复用、可扩展）
- 电源 +5V 输入，3.3V / 1.2V 多路电源管理
二、选择 FPGA 芯片
根据上述需求，主要考虑以下因素：
| 选型参数 | 说明 |
|---|---|
| 逻辑资源 | 实现滤波、FFT、控制逻辑需要较多逻辑单元（LUT） |
| DSP 资源 | FFT 运算需用到 DSP slice，需较多乘法器 |
| IO 引脚数 | 支持多个 SPI / ADC / UART / GPIO |
| 内部 RAM | 用于缓存传感器数据、FFT 窗口缓存 |
| 供电与封装 | QFP 更容易打样焊接，BGA 封装更小但复杂；3.3V IO 支持较广泛 |
| 开发工具支持 | 是否有配套 IP（如 FFT IP）、调试工具、开源项目参考等 |
推荐型号示例（中低端工业级别）
- Xilinx Artix-7 系列（如 XC7A35T）
- 足够的逻辑资源与 DSP slice
- Vivado 开发环境支持 FFT、UART、SPI IP
- 低功耗、可靠
- Intel Cyclone IV / V 系列
- Quartus Prime 支持，资源配置合理
- Lattice ECP5
- 免费开源工具（如 Yosys + NextPNR），适合轻量嵌入式 FFT 处理
三、电路板设计方案（简要）
模块划分
- 电源模块
- 采用 DC-DC 模块将 +5V 转换为 FPGA 所需的 3.3V、1.2V、1.8V 等
- 电源时序、电压容差需遵循芯片手册
- 时钟模块
- 片外晶振（常见为 50MHz 或 100MHz）供 FPGA 使用
- 可选 PLL / MMCM 生成其他频率
- 数据采集模块
- 模拟信号通过 ADC（如 ADS1115 或 AD7606）转换为数字信号
- 与 FPGA 通过 SPI / parallel bus 通信
- 滤波器设计可做在模拟端或 FPGA 内部（FIR/IIR）
- 通讯模块
- UART（RS232/TTL）、RS485、Ethernet PHY 接口
- 可选 USB 转串口芯片（如 CH340 / CP2102）
- JTAG 接口
- 下载 bitstream，调试 FPGA
- 可布设标准 6pin / 10pin JTAG 接头
- FPGA 主控单元
- 使用 QFP/BGA 封装的 FPGA 芯片
- 加入配置芯片（如 SPI Flash），支持上电自动加载 bitstream
- 调试 IO
- LED 指示灯、按键
- 可接逻辑分析仪 / 示波器观测 IO 信号
四、FPGA 编程开发流程
1. 系统架构划分
将整个功能划分为多个子模块：
| 模块名 | 功能说明 |
|---|---|
| SPI 控制模块 | 读取 ADC 数据 |
| FIR 滤波模块 | 低通 / 带通滤波器 |
| FFT 模块 | 实时频谱分析 |
| 报警模块 | 根据频谱能量判断是否异常 |
| 串口模块 | 将检测结果发送至上位机 |
| 状态机控制模块 | 管理数据流、调度各模块 |
2. 编写 Verilog/VHDL 模块
示例：FFT 接口控制模块伪代码（Verilog）：
module fft_ctrl (
input clk,
input start,
input [11:0] data_in,
output reg fft_valid,
output wire [15:0] fft_out
);
// 状态机管理输入、等待、输出
endmodule
配合 Vivado 的 FFT IP 核（或使用 FFT RTL 实现），设置点数、窗函数等。
3. Testbench 仿真
- 验证每个模块逻辑是否正确，时序是否满足要求
- 使用仿真工具（Vivado Simulator / ModelSim）
4. 集成模块与顶层设计
- 编写
top.v顶层文件 - 将各模块实例化并连接
5. 时序约束 & 资源约束
.xdc文件中指定时钟频率、IO 口分配- 保证输入数据在时钟边沿采样稳定（setup/hold 时间满足）
6. 综合与实现（Synthesis & Implementation）
- 使用 Vivado / Quartus 生成网表 → 布局布线 → 时序验证
7. 生成 Bitstream 下载
- 将
.bit文件下载至开发板 - 若有 SPI Flash，则配置自动启动功能
8. 调试与优化
- 插入 ILA（Integrated Logic Analyzer）实时观测内部信号
- 优化资源占用、调整时钟域、提升处理速度
五、可选扩展
- 添加软核 MCU
- Xilinx MicroBlaze 控制外设、设置参数、处理非实时任务
- 以太网通信
- 集成以太网 MAC（如 GMII）+ IP 核，实现远程数据传输
- Web可视化界面
- FPGA 数据 → 上位机 → 显示实时频谱、状态曲线
- OTA 升级机制
- 通过串口或 SPI Flash 实现远程逻辑升级
六、小结
| 阶段 | 关键任务 |
|---|---|
| 需求分析 | 明确数据采集速率、计算任务、通信方式等 |
| FPGA 芯片选择 | 综合考虑资源、接口、功耗、开发环境 |
| 电路板设计 | 电源管理、ADC 接口、JTAG 下载、通信模块 |
| FPGA 编程 | 模块化设计 + HDL 开发 + IP 核 + 状态机控制 |
| 调试与优化 | 仿真 + ILA 分析 + 时序修正 + bitstream 生成下载 |