过去几年，人工智能进入电子设计自动化领域，主要表现为参数优化、代码生成、设计空间探索等局部能力。但进入2026年，Cadence开始把AI进一步推向芯片设计的“工程执行层”：AI不只是告诉工程师应该怎么做，而是能够理解设计目标，调用EDA工具，运行仿真和验证，根据结果继续修改设计，并协调多个专业智能体完成复杂任务。
围绕这一思路，Cadence目前已经形成四大AI Super Agent：ChipStack、ViraStack、InnoStack和AuraStack，覆盖数字芯片前端、模拟设计、数字后端以及PCB和先进封装。Cadence将其定位为从芯片到系统的完整Agentic AI设计体系。
ChipStack：从规格走向RTL和验证
ChipStack主要负责数字芯片的前端设计与验证。
传统流程中，工程师根据规格编写RTL代码，然后建立验证环境、编写测试平台、运行仿真、分析失败案例、修改代码，再重新进行回归测试。复杂芯片往往需要成千上万甚至更多测试任务，验证也因此成为芯片研发中最消耗人力和计算资源的阶段之一。
ChipStack试图把这些步骤组织成一个连续的智能体工作流。它可以协调不同专业Agent，参与RTL生成、测试平台创建、验证规划、回归测试、故障分析和调试，并调用Cadence现有的Xcelium逻辑仿真、Jasper形式验证等EDA工具获得真实验证结果。
这里最大的变化是：AI生成代码之后并没有结束，而是能够进入“生成—验证—发现错误—修改—再次验证”闭环。
Cadence称ChipStack部分场景可获得最高约10倍生产率提升，并在2026年进一步公布了所谓Level-5自主能力。相关数字目前主要来自Cadence及合作伙伴案例，更适合看作特定工作流下的产品效果，而不是所有芯片项目都能达到的固定指标。
ViraStack：让AI进入最依赖专家经验的模拟设计
如果说数字设计具有较强的规则性，那么模拟电路设计长期以来更依赖工程师经验。
晶体管尺寸、电流、功耗、增益、带宽、噪声、稳定性和版图寄生效应之间存在复杂耦合。改变一个参数，往往会同时影响多个性能指标，因此模拟设计经常需要反复进行电路修改、仿真、分析和优化。
ViraStack正是针对这一领域。
它运行在Virtuoso等Cadence模拟设计环境之上，可以参与原理图和测试平台创建、电路优化、验证、版图探索以及工艺迁移。更值得注意的是，ViraStack可以利用企业已有的模拟IP库，寻找过去经过硅验证的设计，再根据新的工艺节点和技术指标进行迁移与优化。
因此，ViraStack的价值并不只是“帮工程师画电路”，而是尝试把过去高度依赖高级模拟工程师经验的大量迭代过程部分自动化。
InnoStack：解决数字后端的巨大优化空间
RTL通过验证之后，还需要经过综合、布局布线、时序分析、电源分析以及Signoff等环节，最终才能真正制造。
这就是InnoStack负责的领域。
数字后端本质上是一个规模巨大的多目标优化问题：既要满足时序，又要控制功耗和芯片面积，还需要解决拥塞、布线、电源完整性以及制造规则等问题。
InnoStack可以让多个Agent并行探索不同约束条件、Floorplan和优化策略，并不断利用Cadence数字实现与Signoff工具检查结果，再继续调整设计。其主要覆盖从综合、布局布线一直到Signoff分析和ECO修改。
这类Agent最大的优势可能不是替代某一个后端工程师，而是扩大机器能够探索的设计空间。人工一天可能尝试几个方案，Agent配合大规模计算资源则可以同时运行大量实验，再从中寻找更好的功耗、性能和面积平衡点。
AuraStack：AI开始越过芯片边界
前三个Super Agent基本仍然围绕芯片本身，而AuraStack把Agentic AI进一步延伸到了先进封装和PCB系统设计。
AuraStack运行在Allegro AI Studio上，可以协调规划、布局、布线以及多物理场分析相关Agent。工程师可以描述系统需求，Agent再调用相应工具完成器件规划、设计实施以及电气、热等分析。
这意味着AI处理的对象开始从一个芯片扩大到封装、PCB乃至整个电子系统。
Reuters报道的一个演示很有代表性：AuraStack在重新设计一块5G手机电路板时，不仅进行了设计工作，还提出器件整合和替代方案，以同时考虑成本与工程性能。NVIDIA、TSMC和Schneider Electric也被披露为AuraStack的早期用户。
四个Agent背后真正重要的是“闭环工程”
如果只看单项能力，RTL代码生成、电路优化、自动布局布线其实都不是第一次出现。
Cadence这套体系真正值得关注的地方，是试图建立：
设计目标 → AI规划 → 调用EDA工具 → 仿真或验证 → 获得工程结果 → 判断问题 → 修改设计 → 再次验证
这样的自动闭环。
而在四个Super Agent之上，Cadence又设计了AgentStack作为更高层的“Head Agent”。它负责协调不同领域的Super Agent，使ChipStack、ViraStack、InnoStack乃至系统级工具不再彼此孤立。NVIDIA已经公开参与AgentStack早期部署和实际设计流程反馈。
因此，可以把Cadence正在构建的体系简单理解为：
ChipStack负责数字前端，ViraStack负责模拟电路，InnoStack负责数字后端，AuraStack负责封装和PCB，而AgentStack负责统筹这些“AI工程师”。
这比传统EDA自动化向前走了一步。
过去EDA主要是“工程师操作工具”；后来出现AI辅助设计，变成“AI帮助工程师操作工具”；现在Cadence尝试建立的新模式则是：
工程师定义目标和约束，AI Agent执行大量具体工程任务，EDA工具负责提供可信的仿真、验证和Signoff结果，工程师最终负责架构、关键决策和工程签核。
这可能也是AI进入工业工程领域最值得关注的趋势之一：AI正在从Copilot逐渐走向能够调用专业软件、执行复杂工作流并根据真实工程结果持续迭代的Agentic Engineering。
Cadence 2026年第二季度财报已经表示，其AI Super Agent产品组合获得了早期客户采用，核心EDA业务中的AI产品也正在hyperscaler、头部半导体企业和初创公司中扩大应用。
如果这一路线继续发展，未来芯片设计发生的变化可能并不是“AI会不会取代芯片工程师”，而是芯片工程师越来越像一个设计目标制定者、架构师和AI工程团队的负责人——真正大量、重复而复杂的EDA迭代工作，则逐渐交给一组能够自主协作的虚拟工程师完成。